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Cascode

  • Emitter Degeneracy
    • Rout=[1+gm(RE∣∣rπ)]ro+RE∣∣rπ≃gmro(RE∣∣rπ)R_{out}=[1+g_m(R_E||r_\pi)]r_o+R_E||r_\pi\simeq g_mr_o(R_E||r_\pi)
  • Cascode
    • Vb2V_{b2}로 입력 신호 인가
    • 출력 임피던스 해석시 Q2는 B, E가 그라운드이고 Collector 방향으로 해석하므로 ror_o로 해석
    • Rout=[1+gm1(ro2∣∣rπ1)]ro1+(ro2∣∣rπ1)≃gm1ro1(ro2∣∣rπ1)R_{out}=[1+g_{m1}(r_{o2}||r_{\pi1})]r_{o1}+(r_{o2}||r_{\pi1})\simeq g_{m1}r_{o1}(r_{o2}||r_{\pi1})
    • 출력 임피던스를 증폭시켜 Gain이 증가
  • False Cascode
    • B, C가 그라운드고 Emitter방향으로 해석되므로 Q2는 1/gm2∣∣ro2≃1/gm21/g_{m2}||r_{o2}\simeq 1/g_{m2}로 해석
    • Emitter단 저항이 매우 작은 값이 되어 출력 임피던스는 대략 [1+gm1gm2]ro1[1+\frac{g_{m1}}{g_{m2}}]r_{o1}, 같은 트랜지스터일 경우 출력 임피던스는 약 2배 증가하여 증폭 효과가 거의 없음
  • ex. Practical Cascode
    • Q1, Q2 : npn / Q3 : pnp
    • Q1, Q3은 Collector 방향으로 해석하게 되므로 ror_o로 해석
    • Q1, Q2만 있을 때 R≃gm2ro2(ro1∣∣rπ2)R\simeq g_{m2}r_{o2}(r_{o1}||r_{\pi2})
    • 출력 임피던스 Rout≃ro3∣∣[gm2ro2(ro1∣∣rπ2)]R_{out}\simeq r_{o3}||[g_{m2}r_{o2}(r_{o1}||r_{\pi2})]

Current Mirror

  • IC=ISexp[VBEVT]I_C=I_Sexp[\frac{V_{BE}}{V_T}]
    • ISI_S : saturation current
    • VTV_T : Built-in Voltage
  • VBE=VTlnICISV_{BE}=V_Tln\frac{I_C}{I_S}
  • VBE2=VBE1V_{BE2}=V_{BE1}
  • ∴IC2=ISexp[VBEVT]=IREF\therefore I_{C2}=I_Sexp[\frac{V_{BE}}{V_T}]=I_{REF}

  • current mirror 응용 : 전류 곱하기 / 나누기

  • reference쪽 트랜지스터를 늘리면 전류가 나눠지고, copy쪽 트랜지스터를 늘려주면 전류가 곱해진다.
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BJT 트랜지스터 해석

BJT 트랜지스터 해석

  • Transconductance
    • gmΔICΔVBEICVTg_m\equiv\frac{\Delta I_C}{\Delta V_{BE}}\simeq\frac{I_C}{V_T}
    • Base 전압 입력에 따른 Collector 전류 변화
    • VTkTqV_T\equiv\frac{kT}{q} : built-in potential (통상 26mV)
  • early effect
    • 원래는 saturation 이후 Collector 전압은 전류에 영향을 미치지 않으나, 실제로는 그 영향을 받기 때문에 생김
    • small-signal 회로에서는 저항 ror_o로 해석
    • roΔVCEΔIC=VAICr_o\equiv\frac{\Delta V_{CE}}{\Delta I_C}=\simeq\frac{V_A}{I_C}
  • rπr_\pi : Base-Emitter 사이의 내부 저항 (MOS는 내부적으로 Gate-Source가 끊어져 있어 해석하지 않음)
    • rπΔVBEIBβgmr_\pi\equiv\frac{\Delta V_{BE}}{I_B}\simeq\frac{\beta}{g_m}
  • Common Emitter 증폭기의 Gain Av=gmRoutA_v=-g_mR_{out} : 컬렉터단 저항이 없다면 early effect 저항이 RoutR_{out}이 됨

  • 트랜지스터 임피던스
    • small-signal 해석에서
    • Emitter가 그라운드일 때 Base방향의 임피던스는 rπr_\pi, Collector 방향의 임피던스는 ror_o
    • Base가 그라운드일 때 Emitter방향의 임피던스는 1/gm1/g_m (early effect 무시)

  • 트랜지스터 Gain
    • Common Emitter 증폭기의 Gain
      • Collector단 저항이 없는 경우 gmro-g_mr_o
      • Collector 저항 추가시 gm(roRC)-g_m(r_o||R_C)
    • Emitter Degeneracy : Emitter 저항 추가 시
      • Iro=Ioutgmvπ=Iout+gmvxI_{ro}=I_{out}-g_mv_\pi=I_out+g_mv_x
      • Vout=(Iout+gmvx)ro+(rπRE)IoutV_{out}=(I_out+g_mv_x)r_o+(r_\pi||R_E)I_{out}
      • Rout=Vout/Iout=(1+gm(rπRE))ro+(rπRE)\therefore R_{out}=V_{out}/I_{out}=(1+g_m(r_\pi||R_E))r_o+(r_\pi||R_E) : Emitter 저항에 의해 출력 임피던스 감소
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1. I-V Characteristics : Qualitative Analysis

1. I-V Characteristics : Qualitative Analysis

1. Ideal pn Diode Operation

  • 이상적인 p-n접합 : 정방향 전압을 걸어줄 때만 전류가 흐름
    • I=I0(eVA/VT1)I=I_0(e^{V_A/V_T}-1)
    • I01014AI_0\simeq10^{-14}A
    • VT=kT/q0.0259VV_T=kT/q\simeq0.0259V
    • pn junction은 저항으로 동작하지 않는다.

  • 정량적 분석
    • equilibrium

      • p-type의 전자 : minority carrier, junction 근처에서는 potential 차이에 의해 n-type으로 넘어가기 쉬운 상태가 되어 diffusion-drift가 발생

      • n-type의 전자 : potential barrier에 의해 제한된 수의 전자만 diffusion

      • JN=JNdrift(pn)+JNdiff(np)=0J_N=J_{N|drift}(p\rArr n)+J_{N|diff}(n\rarr p)=0

      • n-type 정공과 p-type 정공 역시 같은 원리로 equilibrium 상태가 됨

      • JP=JPdrift(pn)+JPdiff(np)=0J_P=J_{P|drift}(p\rArr n)+J_{P|diff}(n\rarr p)=0

      • 전류밀도는 p, n 모두 0

    • 정방향 Bias

      • p-type 전자 : diffusion-drift에 의해 n-type로 이동

      • n-type 전자 : potential이 낮아져 더 많은 양의 캐리어가 p-type으로 diffusion 가능

      • JN=JNdrift(pn)+JNdiff(np)=JNdiffJ_N=J_{N|drift}(p\rArr n)+J_{N|diff}(n\rarr p)=J_{N|diff} (potential을 넘어간 diffusion 분량만 전류로 작용)

      • JP=JPdiffJ_P=J_{P|diff} (potential을 넘어간 diffusion 분량만 전류로 작용)

      • built-in potential이 q(VBIVA)q(V_{BI}-V_A)로 감소, 이동하는 캐리어 수가 증가 = 전류 흐름

      • 원래 페르미 준위보다 p는 내려가고, n은 올라감 : qVA-qV_A만큼 차이나게 됨 (p방향에 +전압을 걸어주어 ptype 준위가 내려갔으므로 전위차는 -가 됨)

      • minority carrier injection : forward bias에 의해 potential barrier가 낮아지면서 majority carrier가 minority carrier 자리로 이동하게 된다.

      • eVA/VTe^{V_A/V_T}에 비례한 전류 형성 : carrier injection에 의해 junction 근처에서 exponential한 캐리어 분포 형성

    • 역방향 Bias

      • potential barrier가 높아져 majority carrier의 diffusion은 거의 일어나지 않음
      • junction 근처에서 minority carrier의 농도가 낮기 때문에 junction 근처로 diffusion, 이후 potential에 한 drift
      • JNJNdrift(pregion)J_N\simeq J_{N|drift}(p-region)
      • JPJPdrift(nregion)J_P\simeq J_{P|drift}(n-region)
      • minority carrier의 양은 매우 적으므로 (103\sim 10^3) 전류는 매우 작게 흐름

  • forward/reverse bias 모두 minority carrier 영역에서 전류 발생
    • forward bias의 경우 injection에 의해 높은 전류가 흐름
    • reverse bias의 경우 원래 있던 캐리어만 diffusion하여 전류가 생성되므로 전류가 매우 적게 흐름
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3. Quantitative Solution

3. Quantitative Solution

1. Electrostatics: Assumptions & Definitions

  • 가정
    • 1차원, 평면 접합 부분만을 두고 계산
    • Ohmic Contact - 반도체 사이는 매우 작은 저항값을 갖는 linear한 I-V 특성을 갖고 있음
    • metallurgical junction을 x=0인 좌표로 설정
    • VAV_A : p - n 사이에 인가된 전압 - built-in potential은 VAV_A와 반대방향

2. Electrostatics of a Step Junction in Equilibrium

  • VA=0V_A=0일 때 Step Junction Electrostatics
    • Electric Field

      • ρ(x){qNA:xpx<0qND:0xxn\rho(x)\simeq\begin{cases} -qN_A : -x_p\leq x<0\\ qN_D : 0\leq x\leq x_n \end{cases}, qNAxp=qNDxnqN_Ax_p=qN_Dx_n
      • dE(x)dx=ρ(x)ϵ0ϵs{qNA/ϵ0ϵs:xpx<0qND/ϵ0ϵs:0xxn\frac{dE(x)}{dx}=\frac{\rho(x)}{\epsilon_0\epsilon_s}\simeq\begin{cases} -qN_A/\epsilon_0\epsilon_s : -x_p\leq x<0\\ qN_D/\epsilon_0\epsilon_s : 0\leq x\leq x_n \end{cases}

        E(x){qNA[xp+x]/ϵ0ϵs:xpx<0qND[xnx]/ϵ0ϵs:0xxn\rarr E(x)\simeq\begin{cases} -qN_A[x_p+x]/\epsilon_0\epsilon_s : -x_p\leq x<0\\ qN_D[x_n-x]/\epsilon_0\epsilon_s : 0\leq x\leq x_n \end{cases}
      • Boundary Condition : E(xp)=E(xn)=0E(-x_p)=E(x_n)=0
    • Step Junction Electric Potential

      • dV(x)dx=E(x){qNA[xp+x]/ϵ0ϵs:xpx<0qND[xnx]/ϵ0ϵs:0x<xn-\frac{dV(x)}{dx}=E(x)\simeq\begin{cases} -qN_A[x_p+x]/\epsilon_0\epsilon_s : -x_p\leq x<0\\ qN_D[x_n-x]/\epsilon_0\epsilon_s : 0\leq x < x_n \end{cases}

        V(x){qNA[xp+x]2/2ϵ0ϵs:xpx<0VBIqND[xnx]2/2ϵ0ϵs:0x<xnVBI:xxn\rarr V(x)\simeq\begin{cases} -qN_A[x_p+x]^2/2\epsilon_0\epsilon_s : -x_p\leq x<0\\ V_{BI}-qN_D[x_n-x]^2/2\epsilon_0\epsilon_s : 0\leq x< x_n\\ V_{BI} : x\geq x_n \end{cases}
      • Boundary Condition : V(xp)=0, V(xn)=VBIV(-x_p)=0,\ V(x_n)=V_{BI}
    • Depletion Region

      • VBI=qNA2ϵ0ϵsxp2+qND2ϵ0ϵsxn2V_{BI}=\frac{qN_A}{2\epsilon_0\epsilon_s}x_p^2+\frac{qN_D}{2\epsilon_0\epsilon_s}x_n^2
      • 연속 조건에 의해 NAxp=NDxnN_Ax_p=N_Dx_n이므로
        VBI=q2ϵ0ϵs[NA+NA2ND]xp2=qNA2ϵ0ϵs[ND+NAND]xp2V_{BI}=\frac{q}{2\epsilon_0\epsilon_s}[N_A+\frac{N_A^2}{N_D}]x_p^2=\frac{qN_A}{2\epsilon_0\epsilon_s}[\frac{N_D+N_A}{N_D}]x_p^2
      • xp=2ϵ0ϵsqNDNA[NA+ND]VBIx_p=\sqrt{\frac{2\epsilon_0\epsilon_s}{q}\frac{N_D}{N_A[N_A+N_D]}V_{BI}}
      • xn=NANDxp=2ϵ0ϵsqNAND[NA+ND]VBIx_n=\frac{N_A}{N_D}x_p=\sqrt{\frac{2\epsilon_0\epsilon_s}{q}\frac{N_A}{N_D[N_A+N_D]}V_{BI}}
      • W=xp+xn=2ϵ0ϵsqNA+NDNANDVBIW=x_p+x_n=\sqrt{\frac{2\epsilon_0\epsilon_s}{q}\frac{N_A+N_D}{N_AN_D}V_{BI}}

3. Electrostatics of a Step Junction with VA0V_A\not ={0}

  • 다이오드에 Bias VAV_A가 인가된 경우
    • p, n, 양 단자에서는 전압 강하가 거의 없음
    • depletion region에서 대부분 전압 강하 VAV_A가 일어남
  • VBIVA=qNA2ϵ0ϵsxp2+qND2ϵ0ϵsxn2V_{BI}-V_A=\frac{qN_A}{2\epsilon_0\epsilon_s}x_p^2+\frac{qN_D}{2\epsilon_0\epsilon_s}x_n^2
    • VBIkTqln(NANDni2)V_{BI}\simeq\frac{kT}{q}ln(\frac{N_AN_D}{n_i^2})
  • xp<x0-x_p<x\leq0에서
    • E(x)=qNAϵ0ϵs(xp+x)E(x)= -\frac{qN_A}{\epsilon_0\epsilon_s}(x_p+x)
    • V(x)=qNA2ϵ0ϵs(xp+x)2V(x)=\frac{qN_A}{2\epsilon_0\epsilon_s}(x_p+x)^2
    • xp=2ϵ0ϵsqNDNA[NA+ND][VBIVA]x_p=\sqrt{\frac{2\epsilon_0\epsilon_s}{q}\frac{N_D}{N_A[N_A+N_D]}[V_{BI-V_A]}}
  • 0<xxn0<x\leq x_n에서
    • E(x)=qNDϵ0ϵs(xnx)E(x)= -\frac{qN_D}{\epsilon_0\epsilon_s}(x_n-x)
    • V(x)=[VBIVA]qND2ϵ0ϵs(xnx)2V(x)=[V_{BI}-V_A]-\frac{qN_D}{2\epsilon_0\epsilon_s}(x_n-x)^2
    • xp=2ϵ0ϵsqNAND[NA+ND][VBIVA]x_p=\sqrt{\frac{2\epsilon_0\epsilon_s}{q}\frac{N_A}{N_D[N_A+N_D]}[V_{BI-V_A]}}
  • W=xp+xn=2ϵ0ϵsqNA+NDNAND[VBIVA]W=x_p+x_n=\sqrt{\frac{2\epsilon_0\epsilon_s}{q}\frac{N_A+N_D}{N_AN_D}[V_{BI}-V_A]}

  • Voltage Dependence
    • Depletion Width, Electric Field : VBIVA\sqrt{V_{BI}-V_A}에 비례
    • Electrostatic Potential : VBIVAV_{BI}-V_A에 비례
    • Energy Band Diagram
      • VA=0V_A=0 (Equilibrium) : 모든 영역에서 페르미 준위 동일 (np=ni2np=n_i^2)
      • VA>0V_A>0 (Forward Bias) : FN>FPF_N>F_P, FNFP=qVAF_N-F_P=qV_A, 접점 근처에서 np>ni2np>n_i^2
      • VA<0V_A<0 (Reverse Bias) : FN<FPF_N<F_P, FNFP=qVAF_N-F_P=qV_A, 접점 근처에서 np<ni2np<n_i^2

4. Electrostatics of a Linearly Graded Junction

  • Metallurgical Junction 근처에서 농도 NANDN_A-N_D가 선형으로 증가
  • 가정
    • depletion region 밖의 전계는 0, 전위는 일정
    • VBI=kTqln[p(xp)n(xn)ni2]V_{BI}=\frac{kT}{q}ln[\frac{p(-x_p)n(x_n)}{n_i^2}]
  • Electrostatics
    • ρ(x)=qax=q[ND(x)NA(x)] (W/2xW/2)\rho(x)=qax=q[N_D(x)-N_A(x)]\ (-W/2\leq x\leq W/2)
    • E(x)=qa2ϵ0ϵs[x2(W2)2] (W/2xW/2)E(x)=\frac{qa}{2\epsilon_0\epsilon_s}[x^2-(\frac{W}{2})^2]\ (-W/2\leq x\leq W/2)
      • E(0)qaW28ϵ0ϵsE(0)\simeq-\frac{qaW^2}{8\epsilon_0\epsilon_s}
    • V(x)={qa6ϵ0ϵs[2(W2)3+3(W2)2xx3] (W/2xW/2)qa12ϵ0ϵsW3 (x>W)V(x)=\begin{cases} \frac{qa}{6\epsilon_0\epsilon_s}[2(\frac{W}{2})^3+3(\frac{W}{2})^2x-x^3]\ (-W/2\leq x\leq W/2)\\ \frac{qa}{12\epsilon_0\epsilon_s}W^3\ (x>W) \end{cases}
    • Bias가 없을 때 VBI=qa12ϵ0ϵsW03V_{BI}=\frac{qa}{12\epsilon_0\epsilon_s}W_0^3
      • VBI=kTqln[p(W0/2)n(W0/2)ni2]kTqln[a2W024ni2]V_{BI}=\frac{kT}{q}ln[\frac{p(-W_0/2)n(W_0/2)}{n_i^2}]\simeq\frac{kT}{q}ln[\frac{a^2W_0^2}{4n_i^2}]
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2. pn junction Electrostatics

2. pn junction Electrostatics

1. General Introduction: Poisson’s Equation

  • pn junction : special case of non-uniform doping
    • P/N 영역에서는 각각 균일하게 도핑되어있지만, 접합된 전체 반도체는 불균일한 상태
    • Non-uniform doping : Carrier Diffusion, space charge, built-in electric field(potential), band-bending
    • Poisson's Equation : space charge와 내부 전계(전위) 사이의 관계식
      • E=ρ(x,y,z)ϵ0KS=2V(x,y,z)\nabla\cdot E=\frac{\rho(x,y,z)}{\epsilon_0K_S}=-\nabla^2V(x,y,z)

  • 1차원 푸아송 방정식
    • ddxE(x)=d2dx2V(x)=ρ(x)ϵ0ϵr\frac{d}{dx}E(x)=-\frac{d^2}{dx^2}V(x)=\frac{\rho(x)}{\epsilon_0\epsilon_r}
    • ρ(x)=q[p(x)n(x)+ND(x)NA(x)]\rho(x)=q[p(x)-n(x)+N_D(x)-N_A(x)] (full-ionization 가정)
    • V=Ei/qV=-E_i/q이므로
      ϵ0ϵrqd2dx2Ei(x)=q[niexp[(Ei(x)EF)/kT]niexp[(EFEi(x))/kT]+ND(x)NA(x)]\frac{\epsilon_0\epsilon_r}{q}\frac{d^2}{dx^2}E_i(x)=q[n_iexp[(E_i(x)-E_F)/kT]-n_iexp[(E_F-E_i(x))/kT]+N_D(x)-N_A(x)]
      • uniform doping을 가정해도 식이 매우 nonlinear하므로 해를 구하기가 어려움
  • Band Bending
    • N/P 도핑은 각각 uniform하지만, 불균일에 의해 비선형으로 분포

2. Major Features Conjecturable

  • Metallurgical junction에서 멀리 떨어진 영역은 원래의 uniform doping 상태를 유지한다.
  • 페르미 준위는 상수이다 (g=r, JN=JP=0J_N=J_P=0)
  • Metallurgical junction 근처에서 band bending과 space charge를 관찰할 수 있다.
  • space charge의 크기 :
    {q(pnNA)qNA (@pregion)q(pn+ND)qND (@nregion)\begin{cases} q(p-n-N_A)\simeq-qN_A\ (@p-region)\\ q(p-n+N_D)\simeq qN_D\ (@n-region) \end{cases}
    • 접합 근처에서 pnni<<NA(ND)p\simeq n\simeq n_i <<N_A(N_D)
  • JP=JN=0J_P=J_N=0
    • p, n에 의한 built-in electric field의 크기는 같고, 캐리어 양에 비례한다.
    • E(x)=kTq1p(x)dp(x)dx=kTq1n(x)dn(x)dxE(x)=\frac{kT}{q}\frac{1}{p(x)}\frac{dp(x)}{dx}=-\frac{kT}{q}\frac{1}{n(x)}\frac{dn(x)}{dx}
  • 전하량 보존 법칙 : p-region과 n-region에 형성된 전하량의 총량은 동일

3. Equilibrium Energy Band Diagram

  • p/n-type 반도체는 각각 uniform하게 도핑된 상태로 접합
  • Metallurgical junction에서 멀리 떨어진 영역은 원래의 uniform doping 상태를 유지한다.
  • 두 반도체가 접합했을 때, 페르미 준위는 일정
    • 이 조건을 만족하기 위해서 접합 시 p-type 반도체의 준위는 n-type 대비 높아지게 됨 ( n-type반도체의 준위가 p-type 대비 낮아지게 됨 )
  • 접합 후 energy band는 연속적으로 변화하는 형태로 나타남

4. Built-in Potential

  • built-in potential : n/p-type의 EC(EV,Ei)E_C(E_V, E_i)차이만큼 나타남
    • [EFEi]n=kTln(nn0ni)kTln(NDni)[E_F-E_i]_n=kTln(\frac{n_{n0}}{n_i})\simeq kTln(\frac{N_D}{n_i})
    • [EiEF]p=kTln(pp0ni)kTln(NAni)[E_i-E_F]_p=kTln(\frac{p_{p0}}{n_i})\simeq kTln(\frac{N_A}{n_i})
    • built-in potential qVBI=kTln(nn0ni)+kTln(pp0ni)qV_{BI}=kTln(\frac{n_{n0}}{n_i})+kTln(\frac{p_{p0}}{n_i})
      kTln(NDni)+kTln(NAni)kTln(NANDni2)\simeq kTln(\frac{N_D}{n_i})+kTln(\frac{N_A}{n_i})\simeq kTln(\frac{N_AN_D}{n_i^2})

  • Built-in electric field : E(x)=dV(x)dxE(x)=-\frac{dV_(x)}{dx}
    • VBI=xcpxcnE(x)dx=xcnxcpdV=V(xcn)V(xcp)V_{BI}=-\int^{x_{cn}}_{-x_{cp}}E(x)dx=\int^{-x_{cp}}_{x_{cn}}dV=V(x_{cn})-V_(-x_{cp})
      ( xcn, xcpx_{cn},\ x_{cp} : Bulk region )

    • equilibrium : JN=qn(x)μn(x)E(x)+qDN(x)dn(x)dx=0J_N=qn(x)\mu_n(x)E(x)+qD_N(x)\frac{dn(x)}{dx}=0
      E(x)=DN(x)μn(x)1n(x)dn(x)dx=kTq1n(x)dn(x)dxE(x)=-\frac{D_N(x)}{\mu_n(x)}\frac{1}{n(x)}\frac{dn(x)}{dx}=-\frac{kT}{q}\frac{1}{n(x)}\frac{dn(x)}{dx}

    • VBI=xcpxcnE(x)dx=xcpxcnkTq1ndndxdxV_{BI}=-\int^{x_{cn}}_{-x_{cp}}E(x)dx=\int^{x_{cn}}_{-x_{cp}}\frac{kT}{q}\frac{1}{n}\frac{dn}{dx}dx
      =kTqxcpxcn1ndn=kTqln[n(xcn)n(xcp)]=\frac{kT}{q}\int^{x_{cn}}_{-x_{cp}}\frac{1}{n}dn=\frac{kT}{q}ln[\frac{n(x_{cn})}{n(-x_{cp})}]

    • n(xcn)ND, n(xcp)ni2NAn(x_{cn})\simeq N_D,\ n(-x_{cp})\simeq \frac{n_i^2}{N_A}이므로
      qVBI=kTln[nn0pp0ni2]kTln[NDNAni2]qV_{BI}=kTln[\frac{n_{n0}p_{p0}}{n_i^2}]\simeq kTln[\frac{N_DN_A}{n_i^2}]


  • Metallurgical junction (NDNA=0N_D-N_A=0)과 Intrinsic point (EFEi=0E_F-E_i=0)은 p/n-type 반도체의 도핑 농도에 따라 달라질 수도 있다.

5. Electrostatic Consideration

  • non-uniform doping
    → concentration(potential) gradient
    → built-in electric field
    → drift/diffusion current, Charge Density
  • V(x)Ec(x)/q,Evx)/q,Ei(x)/qV(x)\propto -E_c(x)/q,-E_vx)/q,-E_i(x)/q
  • E(x)=dV(x)dx=1qdEi(x)dxE(x)=-\frac{dV(x)}{dx}=\frac{1}{q}\frac{dE_i(x)}{dx}
  • ρ(x)=dD(x)dx=ϵ0ϵsdE(x)dx=ϵ0ϵsd2V(x)dx2\rho(x)=\frac{dD(x)}{dx}=\epsilon_0\epsilon_s\frac{dE(x)}{dx}=-\epsilon_0\epsilon_s\frac{d^2V(x)}{dx^2}
    =q[p(x)n(x)+ND(x)NA(x)]=q[p(x)-n(x)+N_D(x)-N_A(x)]
    • p(x)=niexp[(Ei(x)EF)/kT]p(x)=n_iexp[(E_i(x)-E_F)/kT]
    • n(x)=niexp[(EFEi(x))/kT]n(x)=n_iexp[(E_F-E_i(x))/kT]

  • space charge
    • n-type 반도체는 D+, eD^+,\ e 캐리어를, p-type 반도체는 A, hA^-,\ h 캐리어를 보유
    • 두 반도체가 접하게 되면 전자와 정공은 서로 결합하여 사라짐
    • 남은 D+, AD^+,\ A^-가 depletion region의 space charge, built-in electric field 형성
    • 내부 전계의 drift current에 의해 전자, 정공의 diffusion current 상쇄

6. Depletion Approximation

  • 해를 구하기 위한 단순화
    • Grown step junction + space charge는 불연속적으로 변화함을 가정
    • ρ(x){0:x<xpqNA:xpx<0qND:0xxn0:x>xn\rho(x)\simeq\begin{cases} 0 : x<-x_p\\ -qN_A : -x_p\leq x<0\\ qN_D : 0\leq x\leq x_n\\ 0 : x > x_n \end{cases}
    • depletion region에서는 Intrinsic point로 향할수록 majority carrier는 감소하고, minority carrier는 증가
      • 즉 depletion region의 바깥 영역에서는 n, p가 같다는 가정이 성립하지 않음
      • 하지만 계산의 편의를 위해 단순화하여 ρ(x)=qNA,qND\rho(x)=-qN_A, qN_D로 계산
  • Diffusion Junction의 경우
    • NDNAN_D-N_A의 변화가 곡선으로 나타남
    • 계산의 편의를 위해 ρ(x)=q[ND(x)NA(x)]\rho(x)=q[N_D(x)-N_A(x)]로 가정 : step junction보다 부정확
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1. pn Junction Fabrication

 

1. pn Junction Fabrication

1. Fabrication Processes: Basics

  • pn diode 구조
  • n+n^+ 웨이퍼에 도핑 농도가 낮은 n-type region을 epitaxy로 형성
  • n-type region에 p+p^+ diffusion 형성
  • ohmic metal : 금속과 region 사이의 I-V 특성이 저항과 같이 동작(저항값 매우 낮음)
    • anode/cathode를 통한 다이오드 특성을 손상시키지 않도록 contact 형성
  • 실제로는 diffusion 영역 측면이 곡면으로 형성되지만, 평면 접점 대비 영향이 적어 평평하게 접해 있는 것으로 간주

  • Initial Cleaning
    • 웨이퍼 생성 직후 웨이퍼를 세척
    • DRAM 1주기(pitch)의 절반을 넘는 크기의 입자 하나만 존재해도 칩 전체에 영향을 줄 수 있음
      • ppb(10억분의 1) / ppt(1조분의 1) 단위의 오염에도 불안요소 존재
    • 통상 화학적으로/특정한 경우 플라즈마를 이용하여 웨이퍼를 세척

  • Thermal Processing
    • Oxidation
      • 웨이퍼를 고온의 Furnace 내에서 가열 > 실리콘이 가열되면서 산소와 결합(SiO2SiO_2)
      • oxide 두께의 조절 요인
        • 온도 : 높을수록 두꺼워짐
        • 시간 : 길 수록 두꺼워짐
        • 물질 : 증기 주입 시 두꺼운 산화물, 건조한 공기의 경우 얇은 산화물
    • Rapid Thermal Processing
      • furnace의 단점 : 급격하게 가열 시 웨이퍼가 깨질 수 있음, 온도 조절이 느림
      • 웨이퍼에 상/하단에 빛 조사 > 고온으로 순간 가열, 냉각
    • Selective doping, Diffusion
      • 원하는 영역에 원하는 양을 Doping하는 공정
      • 산화막 위에 Photoresist로 패턴 형성 : 산화막이 diffusion mask 역할
      • 이후 에칭 공정으로 패턴을 제외한 산화막과 PR층 제거
      • 가열 공정으로 이온 도핑
    • 2-step process
      • Predeposition : 원하는 양의 불순물을 주입
      • Drive-in : 원하는 깊이까지 불순물을 영역 형성

  • Ion Implantation
    • Ion implanter로 이온화된 불순물을 추출, 가속하여 웨이퍼에 주입
    • 진공 공정이기 때문에 불순물이 적음
    • 이온 전류를 측정하여 불순물의 양을 정확히 조절 가능
    • 가속 전압(주입 에너지)를 조절하여 도핑 깊이를 조절 가능
    • photoresist가 implantation mask 역할
      • positive PR : 빛을 받은 부분에 패턴 형성
      • negative PR : 빛을 받지 않은 부분에 패턴 형성
    • implant 이후 PR층을 제거한 뒤 열처리(Anneling)
      • 주입한 이온이 자리를 잡고, 주입에 의한 손상 제거

  • 박막 증착(Thin Film Deposition)
    • Sputtering
      • 이온을 sputtering target에 조사
      • 분리된 target atom이 웨이퍼 위에 박막 형성
      • 이온과 인가 전압차가 클 수록, 조사 이온이 많을수록 박막이 두꺼워짐
    • Evaporation
      • 용기에 source material을 담은 후 전자 빔을 조사
      • 증기가 된 source material이 회전하는 웨이퍼에 박막 형성
      • 초반에 source material 표면이 오염되었을 수 있으므로, shutter를 닫은 후 표면 불순물을 shutter로 이동시킨 후 증착 진행
    • CVD (Chemical Vapor Deposition)
      • 원료(Precursor)와 희석재(Diluent, 보통 질소나 산소)를 주입
      • 열을 가해 화학반응 유발
      • 웨이퍼 위에 반응 결과물이 증착
        • Poly-Si : SiH4⇒Si+2H2SiH_4\rArr Si+2H_2
        • SiO2SiO_2 : SiH4+O2⇒SiO2+2H2OSiH_4+O_2\rArr SiO_2+2H_2O
        • Si3N4Si_3N_4 : 3SiH4+4NH3⇒Si3N4+12H23SiH_4+4NH_3\rArr Si_3N_4+12H_2
        • 텅스텐 증착 : WF6+3H2⇒W+6HFWF_6+3H_2\rArr W + 6HF
      • PECVD : 원료/희석재를 플라즈마 형태로 주입 시 저온에서 CVD 공정 가능
      • LPCVD : 저압(상압)에서 CVD공정
    • Epitaxy
      • CVD는 필름이 비정질(amorphous) 형태로 형성
      • Epitaxy : epi(on) + taxy(order) : 크리스탈의 배열/순서/구조가 웨이퍼 위에 순서대로 형성되는 것
      • n-type substrate 위에 p-type epitaxy로 pn junction 형성 가능
        • diffusion이 거의 없으므로 step junction 형성

  • Photolithography : 실리콘 위에 원하는 회로 형성
    • spin coat
      • 웨이퍼 위에 감광액을 뿌리면서 회전, 원심력에 의해 균일 도포
      • soft bake 공정을 통해 감광액의 용매 성분을 제거
    • 포토마스크에 UV선을 쬐어 웨이퍼에 패턴 형성
    • positive PR : 빛을 받은 부분에 패턴 형성
    • negative PR : 빛을 받지 않은 부분에 패턴 형성
    • light source
      • 빛의 파장이 짧을 수록 패턴이 정밀해짐

  • Etching
    • Chemical Etching
      • 화학물질을 사용, 모든 방향으로 동일하게 진행(isotropic)
      • 목표한 사이즈보다 패턴이 작아짐(undercut)
    • Dry etching
      • 플라즈마를 이용하여 식각
      • 에칭 방향으로만 식각되는 성질이 있어 정밀한 식각 가능

  • Planarization
    • CMP (Chemical Mechanical Polishing)
      • 웨이퍼에 화학 물질(slurry) 공급
      • 패드로 압력을 가하면서 표면을 평평하게 가공

2. Fabrication of pn Junctions

  1. n-p junction : p-type silicon
  2. 실리콘 산화막 생성
  3. PR층 형성, 마스크를 통해 UV 노광
  4. PR층 제거, 패턴 형성
  5. N-type 이온 주입
  6. diffusion 영역 형성
  7. 전극 형성을 위해 Al 금속층 형성
  8. PR층 형성, 마스크를 통해 UV 노광
  9. N-type 영역 위에만 Al 전극층 형성
  10. 알루미늄의 산화 방지를 위해 Si3N4Si_3N_4층 형성
  11. 도선 연결을 위해 Si3N4Si_3N_4층 일부 식각
  12. P-type 접점 형성을 위해 N-type측 PR층 생성
  13. P-type substrate에 Au층 형성
  14. Anode(P) 접점은 Metal lead 위에 반도체 접합하여 연결, Cathod(N) 영역은 wire bonding으로 연결

  • 접합면 농도 변화
    • Impurity Diffusion : Diffused junction
      • 이온 주입을 이용하여 p-n junction 형성시 일정하게 변화하는 접합 형성
      • 접합면에서의 농도차는 거의 선형
      • predeposition 시 급격한 농도 변화
      • Drive in 공정 후 농도 변화는 점진적으로 변화
    • Epitaxial Growth : Grown junction
      • 접합면에서 농도가 급격하게 변화 (step junction)
      • metallurgical junction : 접합면 ND−NA=0N_D-N_A=0, p-n의 경계
    • Ion Implantation : Implanted Junction
      • Implantation energy가 높을수록 더 깊은 도핑 가능
      • 이온을 여러번 주입하여 반도체 특성을 조절 가능
  • Doping Profile
    • metallurgical junction (ND−NA=0N_D-N_A=0)의 위치가 pn junction의 특성을 결정하는 주요 요소
    • step junction : implant, shallow-diffusion, grown junction 시 형성
    • linearly graded junction : deep-diffusion 시 형성

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5. The Root-Locus Design

5. The Root-Locus Design

1. Root-Locus of Basic Feedback system

  • Transfer Function Y(s)R(s)=T(s)=DG1+DGH\frac{Y(s)}{R(s)}=T(s)=\frac{DG}{1+DGH}
    • 전체 시스템의 특성방정식 : 1+DGH=01+DGH=0
      a(s)+Kb(s)=0\rArr a(s)+Kb(s)=0 K : T(s)의 공통 변수로 정의
      1+KL(s)=0\rArr 1+KL(s)=0 (L(s)=b(s)/a(s)L(s)=b(s)/a(s))
    • Root-Locus : 임의 변수 K가 0에서 무한으로 증가할 때 근의 궤적
      • a(s)+Kb(s)=0a(s)+Kb(s)=0의 방정식을 풀어 s의 궤적 판단
  • Position Controller에 대한 Root Locus
    • 2개의 근, 2개의 근궤적 형성
    • K=0일 때, 궤적은 pole에서 시작, Breakaway point로 수렴
    • Breakaway point : 궤적이 실수축을 벗어나는 K값
    • Breakaway point 이상으로 K가 증가하면 근궤적은 허수축과 평행하게 무한으로 발산
  • Open-loop pole에 대한 Root locus
    • 특성방정식의 Pole값을 K로 계산
      • K=0일 때 근궤적은 허수축 pole에서 시작
      • K가 증가함에 따라 반원형태를 그리며 수렴
      • Break-in Point : 궤적이 실수축과 만나는 K값
      • K가 break-in point 이상으로 증가하면 실수축을 따라서 한 궤적은 0으로 수렴, 다른 궤적은 무한으로 발산

2. Guidelines for Sketching a Root Locus

  • Def. 1 : root locus는 K가 0에서 무한으로 증가할 때 1+KL(s)=01+KL(s)=0을 만족하는 s의 궤적이다
  • Def. 2 : L(s)L(s)의 root locus는 L(s)L(s)의 위상이 180도가 되는 s의 궤적이다.
    • L(s)=1/KL(s)=-1/K
    • L(s)=[1K]=180°\angle L(s)=\angle [-\frac{1}{K}]=180\degree
    • 임의 근 s에 대해, L(s)의 zero와 pole과 각각 이루는 각도의 합이 180도의 배수가 되어야 함

  • Positive Root Locus를 그리기 위한 규칙
    1. 궤적은 L(s)의 pole에서 시작해서 zero로 수렴
    2. L(s)의 궤적은 실수축을 기준으로 대칭
      • 실수인 pole,zero의 개수의 합이 홀수인 경우 가장 작은 근에서 -\infty방향으로 발산
    3. s가 무한으로 가는 경우 궤적은 실수축 위의 점을 기준으로 형성되는 점근선을 따라 형성
      • 점근선의 위상 ϕ=180+360(l1)pz\phi=\frac{180+360(l-1)}{p-z} (l=1,2,3...)
      • 점근선 교차점 α=pizipz\alpha = \frac{\sum p_i- \sum z_i}{p-z}
      • p : pole 개수 / z : zero 개수
      • l : 0, 1, 2, ...
    4. root locus 출발/도달 각도
      • pole에서 궤적이 출발하는 각 ϕdep=ψiϕi180360(l1)q\phi_{dep}=\frac{\sum\psi_i-\sum\phi_i-180-360(l-1)}{q}
        • ψ\psi : 임의 지점과 zero 사이의 각
        • ϕ\phi : 임의 지점과 pole 사이의 각
        • q : 해당 pole의 중근 개수
      • zero로 궤적이 도달하는 각 ψ=ψiϕi+180+360(l1)q\psi=\frac{\sum\psi_i-\sum\phi_i+180+360(l-1)}{q}
    5. root locus가 허수축을 지날 때 교차점
      • s=jw꼴로 나타나므로 특성방정식의 짝수 차수 항들은 0이 되어야 함
      • 1, 3, 5,...차 항만 남긴 후 해당 식이 0이 되는 근이 허수축 교차점
      • 허수축을 지날 때의 K값은 routh array를 구성할 때 행의 모든 값을 0으로 만드는 값이다.
    6. Multiple root
      • a(s)+Kb(s)=0a(s)+Kb(s)=0꼴로 정리했을 때
      • bdadsadbds=0b\frac{da}{ds}-a\frac{db}{ds}=0을 만족하는 실수값이 있을 때 그 점이 궤적의 교차점(breakaway, breakin point)
      • 이때 break point는 근궤적 위에 존재해야 함

3. Selected Illustrative Root Locus

  • P 컨트롤러의 근궤적
    • G(s)=1/s21+kp1s2=0G(s)=1/s^2\rArr 1+k_p\frac{1}{s^2}=0
    1. pole s=0에서 궤적 시작, 두 선 모두 무한으로 발산
    2. 근이 2개이므로 실수축을 지나지 않음
    3. 점근선의 교차점 0, 위상 ±90°\pm90\degree
    4. 출발 각도 ±90°\pm90\degree
    5. 조건 3, 4에 의해 허수축만을 따라 움직임
    6. breakaway point - s=0
  • PD 컨트롤러의 근궤적
    • 1+[kp+kds]1s2=01+[k_p+k_ds]\frac{1}{s^2}=0
      kp=kd=Kk_p=k_d=K일 때 1+Ks+1s2=0\rArr1+K\frac{s+1}{s^2}=0
    1. 근의 개수 : p=2 (0 중근), z=1 (s+1=0)
      1개 궤적은 무한으로 발산
    2. zero가 1개이므로 실수축을 따르는 궤적 존재
    3. 점근선의 교차점 1, 위상 180도
    4. pole의 출발각 ϕ=±90°\phi=\pm90\degree
    5. routh array를 그렸을 때 허수축을 지나는 조건 x
    6. s=0, -2에서 근궤적 교차

4. Design Using Dynamic Compensation

  • P 컨트롤러에서 D 컨트롤러를 추가하면 궤적이 허수축에서 LHP로 이동하여 안정된 시스템이 되는 것을 확인할 수 있다.
    • 실제 미분 동작은 오차값의 시간 미분으로 동작
    • 오차 역시 노이즈가 포함되므로, 이를 미분하면 신호에 왜곡이 발생
    • 그렇기 때문에 미분기 동작은 practical한 동작은 아님 : 필터링 필요
    • 컨트롤러 D(s)=kp+kds1+s/pD(s)=k_p+\frac{k_ds}{1+s/p} : 미분기에 필터 (pole = LPF 역할) 추가
      • lead compensator : 미분기에 근사한 동작을 구현
      • rise time을 감소시켜 응답을 빠르게 만듦
      • Overshoot 감소
      • Ks+zs+pK\frac{s+z}{s+p} ( p > z )
    • ϕ(jw)=D(jw)=tan1(wz)tan1(wp)>0\phi(jw)=\angle D(jw)=tan^{-1}(\frac{w}{z})-tan^{-1}(\frac{w}{p})>0 : 컨트롤러는 항상 앞선 위상으로 동작

  • Lag Conpensation : 적분기에 근사한 동작 ( Ks+zs+pK\frac{s+z}{s+p} ( p < z ) )
    • PI 컨트롤러는 D(s)=Ks+zsD(s)=K\frac{s+z}{s} 형태로 표현

      • PI 컨트롤러의 feedback system이 동작 중 피드백이 사고로 인해 끊어지는 경우가 있음
      • open loop 시스템에서 PI 컨트롤러는 실제로 정확히 0이 아닌, 미세한 pole 값을 갖게 됨
      • 이 pole이 RHP인 경우 시스템은 불안정 (오차를 적분하므로 계속 누적)
    • Lag compensator는 pole을 LHP로 설정하여 steady-state 정확도를 높임

      • PI controller의 경우 pole=0인 경우 system type이 증가하여 unit step response에 대한 steady state error가 0
      • lag compensator의 경우 차수의 변화가 없어 steady state error가 약간 존재)
    • ϕ(jw)=D(jw)=tan1(wz)tan1(wp)<0\phi(jw)=\angle D(jw)=tan^{-1}(\frac{w}{z})-tan^{-1}(\frac{w}{p})<0 : 컨트롤러는 항상 지연된 위상으로 동작

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Multibit Register and Latches

Multibit Register and Latches

  • 레지스터 : common clock input을 갖는 2개 이상의 flipflop 조합
  • ex. 74374 register
    • CLK가 rising일 때 1~8D값이 저장
    • OE_L이 내부에 tri-state buffer 회로로 1~8Q에 연결, OE_L이 on이 되어야 저장된 signal이 출력

Counter

  • 1 - 2 - 3 - ... - 다시 1로 반복하는 sequential circuit
  • state diagram이 1개의 cycle로 구성
  • m개 state의 counter = modulo-m counter = divide by m counter
  • n-bit binary counter with T flip flop
    • n개의 ff로 0 ~ 2n12^n-1까지 count 가능

synchronous counter

a b c d
Q0 0 1 0 1 0
Q1 en 0 0 1 0 1
Q1 0 0 1 1 0
Q2 0 0 0 0 1
  • Q1 en은 Q0에서의 transition에 의해 시간차를 두고 입력
    • 4-bit number abcd=0101일 때, Q0에 C값이 들어갈 때 Q1 en에는 Q0의 b값이 입력
  • Q2, Q3 en 역시 Q1, Q2값을 전달받아 동작하므로 각각 시간차를 두고 입력됨
  • propagation delay로 인해 자리수가 늘 수록 동작이 느려짐

Synchronous Parallel Binary Counter

  • 자리수가 높아질 수록 직전 자리수들의 출력 신호가 누적되어 입력
  • And-gate의 pan-in이 증가하므로 low-high 변화 시간이 길어짐 = 동작을 위한 최소 clock에 제한
  • 또한 병렬연결에 의해 clock입력의 전류 크기가 커져야 함

  • ex. 74163 free running mode

    • free running : clock이 입력되면 연속하여 동작
    • CLR : low 신호가 입력되면 출력을 바로 0000으로 초기화 (asynchronous)
    • LD(Load) : low 신호가 입력되면 A~D에 입력된 신호를 출력 (synchronous)
    • 분주 : 주기를 2n2^n등분으로 나눔
    • RCO 신호를 다른 74163의 clock에 연결하면 확장된 counter를 만들 수 있음
    • 신호에 저항을 연결하는 이유 : 전류 제한

Decoding Binary Counter States

  • counter 출력 신호를 decode
  • decoder의 출력 변화로 인해 출력신호에 glitch 발생 : 출력단에 병렬 C를 연결하여 glitch 보상

Other sequence Counter

  • 원하는 순서대로 동작하는 카운터
  • case. T flip flop
    1. transition table 작성
    2. next state와 Toggle input에 대한 K-map을 각각 작성
    3. 이를 이용하여 회로도 작성
    • 오류 발생을 가정 : ex. 오류 발생시 출력을 000으로 초기화

Shift Register

  • Shifter(Shift register) : 전달을 목적으로 하는 register
    • 컴퓨터 간 통신 (rotate shifter)
    • arithmatic shifter : 1bit씩 옮겨서 값을 2배로 곱하거나, 1/2로 나눔
    • clock당 n-bit를 움직이는 shifter

  • bps : bit-per-second, 초당 전송하는 bit 수
    • ex. rising edge shifter, 100Mbps
      = 초당 rising edge가 100M개인 clock으로 통신
    • 기기 간 데이터 통신을 위해서는 shift register가 필요
    • shifter 내 flipflop의 transition time에 의한 제한이 존재하므로 원하는 대로 속도를 증가시킬 수는 없음

  • Serial-in, Serial-out(SISO) shifter(좌)

    • clock 입력 > D FF on, 입력단 D FF 신호는 다음 D FF로 전송
    • clock 입력에 따라 순차적으로 다음 FF로 데이터 전송, 출력
    • 모든 데이터가 전송되는데 FF 개수만큼의 clock 필요
  • Serial-in, Parallel-out(SIPO) shifter(우)

    • 입력 과정은 SISO와 동일 : 모든 데이터가 입력되는데는 FF 개수만큼의 clock 필요
    • 데이터 출력은 동시에 이루어짐

  • Parallel-in, Serial-out(PISO) shifter
    • LOAD/SHIFT
      • 1은 LOAD 신호, 0은 SHIFT 신호
      • LOAD일 때는 1D-ND까지의 신호가 D FF로 입력
      • SHIFT일 때는 LOAD된 신호를 SEROUT으로 순차 출력
      • LOAD-LOAD 사이에는 FF 개수만큼의 Clock 필요(입력된 신호를 모두 전송)

  • Parallel-in, Parallel-out(PIPO) shifter
    • PISO와 다르게 각 FF이 parallel하게 출력

  • ex. 74194 Universal Shift Register
    • 4bit bidirectional PIPO shifter
  • 74194 extension
    • CLK, CLR, S0, S1핀은 공통으로 사용
    • Q8~Q5, Q4~Q1 74194가 각각 존재할 때,
      Q5 출력은 Q4~Q1 74194의 LIN으로,
      Q4 출력은 Q8~Q5 74194의 RIN으로 입력 :
      left/right shift시 74194 간 신호 전달
    • MSB, LSB에만 출력 사용시 PISO shifter로 사용 가능 :
      MSB는 Serial Right out, LSB는 Serial Left Serial Out
  • 74194 ring counter
    • 2진 카운터와 다르게 특정 순서로 움직이지 않고, bit 위치가 순환하면서 이동
    • ex. D만 on하고 나머지는 GND한 경우
      0001 > 0010 > 0100 > 1000 > 0001 ...
    • 74194 4-bit 4-state self correcting ring counter
      • 74194 ring counter의 경우 중간에 신호 오류가 발생하면 그 오류를 그대로 반영하여 shift함
      • LSB를 제외한 나머지를 NOR회로로 연결
      • LIN 입력에 Q0~Q2신호가 000일 경우에만 1을 넣어주고, 그 외에는 0을 넣어 일정 clock후 정상신호를 회복하도록 함(최대 3clock 소요)
  • Johnson Counter
    • n-bit, 2n states
    • LSB에 인버터를 연결하여 LIN 신호로 입력
    • 0000 입력 기준으로 MSB부터 순서대로 1로 채워짐
    • 1111이 되면 MSB부터 순서대로 0으로 채워짐
    • Q0~Q3 : 0000 > 1000 > ... > 1111 > 0111 > ... > 0000 > 1000 > ... shift를 반복
    • Self Correcting Johnson counter
      • 출력 핀 중 일부를 NOR회로로 연결하여 74194 S0단자에 연결
      • 오류 발생시 일정 clock이 지난 후 S0에 1 신호가 입력되면 DCBA 신호가 출력되어 신호 정상화
  • Linear FeedBack Shift Register Counter
    • 2n12^n-1개 state를 갖는 카운터(최대 길이)
    • n-bit parallel shift register에 대해 정해진 feedback 입력을 XOR연결하여 SERIN단자에 연결
    • LFSR with 0 state
      • 2n개 state를 갖는 카운터
      • LSB를 제외한 출력을 NOR연결하고, LFSR XOR 출력과 XOR하여 all 0 state를 구현

Timing and Synchronization Issue

Clock Skew

  • 회로 내 배선 길이가 길어지는 경우 신호 전달에 시간차 발생
  • Q1은 정상적인 D FF 동작을 나타내나, D2로의 clock전달이 지연되어 원래 Q2는 0으로 출력되어야 하지만 1로 출력
  • Clock skew 방지
    • 병렬 신호선 일부에만 buffer 부착시 clock skew 발생
    • 모든 신호에 같은 buffer를 부착 (가급적 동일 IC를 통해 연결)
    • 선로에 병렬 커패시터를 연결하여 의도적으로 신호전달을 지연시켜 시간차를 맞추는 방법도 존재

Asynchronous Input

  • 디지털 시스템의 입력은 대부분 클록과 동기화되지 않은(=언제 입력될 지 모르는) 입력
  • synchronizer를 이용하여 clock에 동기화된 입력으로 변환
  • 극단적인 noise : clock edge에서 비동기 신호가 유지되지 못하고 순간 변화한 경우는 신호 전달에 오류
  • 비동기 신호를 2개의 synchronized state로 나타내고자 할 때 synchronizer 2개를 사용하는 것은 부적절
    • 동기화 간 clock delay 존재 = 같은 클락에 다른 응답 가능성
    • 동기화 된 하나의 신호를 Combinational Logic을 통해 나누어 출력하는 것이 좋음
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4. Analysis of Feedback

4. Analysis of Feedback

1. Basic Equations of Control

  • open loop system : disturbance(외란)에 민감하고, steady state error가 점점 증가(누적)
    • 출력 YOL=GDOLR+GWY_{OL}=GD_{OL}R+GW
    • Transfer function TOL=YOLR=GDOLT_{OL} = \frac{Y_{OL}}{R}=GD_{OL} (외란은 무관)
    • 오차 EOL=RY=[1GDOL]RGWE_{OL}=R-Y=[1-GD_{OL}]R-GW

  • closed loop system : 피드백을 이용하여 외란 제거, 안정도 높음
    • 외란 W와 센서 노이즈 V가 같이 존재
    • Controller 입력 U=RFU=R-F
    • 피드백 F=DCLGU+GW+VF=D_{CL}GU+GW+V
    • 출력 YCL=DCLGU+GWY_{CL}=D_{CL}GU+GW
      =DCLG1+DCLG[RGWV]+GW=DCLG1+DCLG[RV]+GW1+DCLG=\frac{D_{CL}G}{1+D_{CL}G}[R-GW-V]+GW=\frac{D_{CL}G}{1+D_{CL}G}[R-V]+\frac{GW}{1+D_{CL}G}
    • 오차 ECL=RY=R1+DCLGGW1+DCLG+DCLGV1+DCLGE_{CL}=R-Y=\frac{R}{1+D_{CL}G}-\frac{GW}{1+D_{CL}G}+\frac{D_{CL}GV}{1+D_{CL}G}
    • 전달함수 TCL=GDCL1+GDCLT_{CL}=\frac{GD_{CL}}{1+GD_{CL}}

  • Open loop / Closed loop의 안정도
    • Open loop system의 전달함수 TOL=GDOLT_{OL}=GD_{OL}

      • Plant G(s)의 pole이 우반면에 존재(불안정)시 전체 시스템 T(s) 역시 불안정하게 됨
      • ex. G(s)=1s1, D(s)=cs+ds2+as+bG(s)=\frac{1}{s-1},\ D(s)=\frac{cs+d}{s^2+as+b}이면 둘을 곱해도 unstable pole을 갖게 됨
      • D의 cs+dcs+d를 G(s)의 pole과 동일하게하여 식에서는 지울 수 있다 해도,
        오차에 의해 실제 시스템에서는 둘을 정확하게 일치하는 것이 불가능하다.
        그러므로 open-loop system의 불안정 pole을 지우는 것은 사실상 불가능함.
    • Closed loop system의 전달함수 TCL=GDCL1+GDCLT_{CL}=\frac{GD_{CL}}{1+GD_{CL}}

      • G(s)=a(s)/b(s), DCL(s)=c(s)/d(s)G(s)=a(s)/b(s),\ D_{CL}(s)=c(s)/d(s)라 가정
      • 전달함수의 pole 식은 a(s)c(s)+b(s)d(s)=0a(s)c(s)+b(s)d(s)=0으로 정리된다.
      • 즉 G(s)의 b(s)가 unstable pole을 갖더라도 DCL(s)D_{CL}(s)의 적절한 조정으로 전달함수의 2차 방정식은 stable하게 조절 가능

  • Disturbance Rejection : 외란 W에 의한 오차
    • Open-loop system disturbance EOL(s)=GWE_{OL}(s)=GW

      • 시스템 G와 외란 W 모두 조절이 불가능한 요인이므로, steady state에서의 오차는 조절 불가
    • Closed-loop system disturbance ECL=GW1+DCLGE_{CL}=\frac{GW}{1+D_{CL}G}

      • 제어 가능한 DCLD_{CL}을 가능한 크게 만들면 Open loop 대비 오차를 줄일 수 있음
      • steady state Error ECL(s)=EOL(s)1+GDCLE_{CL}(s)=\frac{E_{OL(s)}}{1+GD_{CL}}

  • Sensitivity
    • 임의 시스템을 장시간 구동하면 시스템에 변형이 발생

    • sensitivity : 만약 Plant G에 변형이 왔을 경우 전체 시스템(전달 함수)에 발생하는 변형

      • GG+δGG\rArr G+\delta G일 때 TT+δTT\rArr T+\delta T의 정도
      • sensitivity T to G : SGT=δT/TδG/G=GTδTδGS_G^T=\frac{\delta T/T}{\delta G/G}=\frac{G}{T}\frac{\delta T}{\delta G}
    • Open-loop system의 경우

      • TOL=GDOLT_{OL}=GD_{OL} (Controller 변화는 없다고 가정)
        TOL+δTOL=(G+δG)DOL\rarr T_{OL}+\delta T_{OL}=(G+\delta G)D_{OL}
      • δTOL=(δG)DOL\delta T_{OL}=(\delta G)D_{OL}이므로
        SGTOL=GTOLδTOLδG=1DOLDOL=1S_G^{T_{OL}}=\frac{G}{T_{OL}}\frac{\delta T_{OL}}{\delta G}=\frac{1}{D_{OL}}D_{OL}=1
      • 즉 Open-loop system의 stability = 1 : Plant의 변화가 그대로 system에 반영
    • Closed-loop system의 경우

      • TCL=GDCL1+GDCLT_{CL}=\frac{GD_{CL}}{1+GD_{CL}}
        TCL+δTCL=(G+δG)DCL1+(G+δG)DCL\rArr T_{CL}+\delta T_{CL}=\frac{(G+\delta G)D_{CL}}{1+(G+\delta G)D_{CL}}
      • δTCL=dTCLdGδG\delta T_{CL}=\frac{dT_{CL}}{dG}\delta G
        SGTCL=GTCLdTOLdG=GGDCL/[1+GDCL][1+GDCL]DCLDCL[GDCL][1+GDCL]2S_G^{T_{CL}}=\frac{G}{T_{CL}}\frac{dT_{OL}}{dG}=\frac{G}{GD_{CL}/[1+GD_{CL}]}\frac{[1+GD_{CL}]D_{CL}-D_{CL}[GD_{CL}]}{[1+GD_{CL}]^2}
        =11+GDCL=\frac{1}{1+GD_{CL}}
      • Controller DCLD_{CL}의 조정에 따라 sensitivity의 감소 가능

2. Control of Steady State Error to Polynomial Input

  • Stable Unit negative Feedback system
    • E(s)=R(s)Y(s)=RDG1+DGR=11+DGRE(s)=R(s)-Y(s)=R-\frac{DG}{1+DG}R=\frac{1}{1+DG}R
    • steady-state error : ess(t)=limt[r(t)y(t)]e_{ss}(t)=lim_{t\rArr\infty}[r(t)-y(t)]
      =lims0s[R(s)Y(s)]=lim_{s\rArr0}s[R(s)-Y(s)] (Final Value Thm.)
      =lims0sR1+DG=lim_{s\rArr0}\frac{sR}{1+DG}

  • 입력 신호에 따른 steady-state error의 응답
    • (a) unit step input : R(s)=1/sR(s)=1/s
      • 일정한 값 입력 > 일정 위치 목표
      • ess=lims011+DGe_{ss}=lim_{s\rArr0}\frac{1}{1+DG}
      • Position error Constant : Kp=lims0D(s)G(s)K_p=lim_{s\rarr0}D(s)G(s)
      • ess=11+Kp\therefore e_{ss}=\frac{1}{1+K_p}
    • (b) unit ramp input : R(s)=1/s2R(s)=1/s^2
      • 일정 기울기 입력 > 일정 속도 목표
      • ess=lims01/s1+DG=lims01sDGe_{ss}=lim_{s\rArr0}\frac{1/s}{1+DG}=lim_{s\rArr0}\frac{1}{sDG}
      • velocity error Constant : Kv=lims0sD(s)G(s)K_v=lim_{s\rarr0}sD(s)G(s)
      • ess=1Kv\therefore e_{ss}=\frac{1}{K_v}
    • (c) unit parabola input : R(s)=1/s3R(s)=1/s^3
      • 2차 미분이 일정 > 일정 가속도 목표
      • ess=lims01/s21+DG=lims01s2DGe_{ss}=lim_{s\rArr0}\frac{1/s^2}{1+DG}=lim_{s\rArr0}\frac{1}{s^2DG}
      • Acceleration error Constant : Ka=lims20s2D(s)G(s)K_a=lim_{s^2\rarr0}s^2D(s)G(s)
      • ess=1Ka\therefore e_{ss}=\frac{1}{K_a}

  • System Type
    • pole값이 0이 되는 D(s)G(s)D(s)G(s)식의 차수
    • D(s)G(s)=a(s) / [snb(s)]D(s)G(s)=a(s)\ /\ [s^nb(s)]라고 할 때, 이 시스템을 n차 시스템이라고 정의
    • 0차 시스템 : Kp=1/[1+Kp], Kv=0K_p=1/[1+K_p],\ K_v=0
    • 1차 시스템 : Kp=, Kv=constant, Ka=0K_p=\infty,\ K_v=constant,\ K_a=0
    • n차 시스템
      • 입력 R(s)=1/sk+1R(s)=1/s^{k+1}일 때
      • n > k : ess=0e_{ss}=0
      • n < k : ess=e_{ss}=\infty
      • n = k = 0 : ess=1/(1+K0)e_{ss}=1/(1+K_0)
      • n=k0:ess=1/Knn=k\not ={0} : e_ss=1/K_n
      • 시스템 차수보다 낮은 차수의 오차상수는 0, 높은 차수의 오차상수는 무한대가 된다.

3. PID control

  • Closed-Loop system의 컨트롤러의 전달함수를 D를 조절하여 오류값을 비례(proportional) - 적분(Integral) - 미분(Derivative)하는 컨트롤러
  • controller D(s)=KP+KIs+KDsD(s)=K_P+\frac{K_I}{s}+K_Ds
  • P controller : 오류값에 비례하는 제어
    • DG=kpAτs+1DG=\frac{k_pA}{\tau s+1} (type 0)
    • position error const. KP=AkPK_P=Ak_P
    • steady-state error ess=11+AkPe_{ss}=\frac{1}{1+Ak_P}
  • PI controller : 오류값에 비례+미분 제어
    • DG=A(sp+kI/s)τs+1DG=\frac{A(s_p+k_I/s)}{\tau s+1} (type 1)
    • position error const. KP=K_P=\infty
      • unit step에 대한 ess=0e_{ss}=0
      • I controller에 의해 위치의 steady-state error 제거
    • velocity error const. KV=AkIK_V=Ak_I
      • unit ramp에 대한 ess=1AKIe_{ss}=\frac{1}{AK_I}
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3. Dynamic Response

3. Dynamic Response

1. Laplace transform

  • 미분 방정식의 풀이를 위해 사용
  • L{f(t)}=0f(t)estdt=F(s)\mathcal{L}\{{f(t)}\}=\int_0^\infty f(t)e^{-st}dt=F(s)
    • 시간 영역의 함수 f(t)를 주파수 영역의 함수 F(s)로 변환
    • s=σ±jws=-\sigma\pm jw
    • jwjw : f(t)의 주파수
    • σ\sigma : 진폭의 감쇄
    • Fourier Transform : s=±jws=\pm jw에 대한 Laplace Transform
  • Laplace Transform Property
    • L{f(t)}=F(s)\mathcal{L}\{f(t)\}=F(s)
    • L1{F(s)}=f(t)\mathcal{L}^{-1}\{F(s)\}=f(t) (inverse L.T.)
    • L{kf(t)}=kF(s)\mathcal{L}\{kf(t)\}=kF(s)
    • L{f1(t)+f2(t)}=F1(s)+F2(s)\mathcal{L}\{f_1(t)+f_2(t)\}=F_1(s)+F_2(s)
    • L[df(t)dt]=sF(s)+f(0)\mathcal{L}[\frac{df(t)}{dt}]=sF(s)+f(0)
    • L[dnf(t)dtn]=snF(s)sn1f(0)sn2f(0)...fn1(0)\mathcal{L}[\frac{d^nf(t)}{dt^n}]=s^nF(s)-s^{n-1}f(0)-s^{n-2}f'(0)-...-f^{n-1}(0)
    • L[0tf(τ)dτ]=1sF(s)\mathcal{L}[\int^t_0f(\tau)d\tau]=\frac{1}{s}F(s)


2. Inverse Laplace Transform

  • F(s)=b1sm+b2sm1+...+bm+1sn+a1sn1+...+an=KΠi=1m(szi)Πi=1n(spi)F(s)=\frac{b_1s^m+b_2s^{m-1}+...+b_{m+1}}{s^n+a_1s^{n-1}+...+a_n}=K\frac{\Pi_{i=1}^m(s-z_i)}{\Pi_{i=1}^n(s-p_i)}
    • 실제 존재할 수 있는 Transfer function에 대해 nmn\geq m
    • ziz_i : 함수의 영점(zero)
    • pip_i : 함수의 극점(pole)
    • Partial Fraction : F(s)=C1sp1+C2sp2+...+CmspnF(s)=\frac{C_1}{s-p_1}+\frac{C_2}{s-p_2}+...+\frac{C_m}{s-p_n}
      • C1=(sp1)F(s)s=p1C_1=(s-p_1)F(s)|_{s=p_1}

3. Final-value Theorem

  • Laplace Transform을 이용, 시간이 무한히 흘렀을 때의 시스템의 최종값 계산
  • sY(s)의 모든 극값이 좌반면 (s < 0)에 존재하는 경우
    • limty(t)=lims0sY(s)\lim_{t\rarr\infty}y(t)=lim_{s\rarr0}sY(s)
  • sY(s)의 모든 극값이 좌반면에 존재한다
    • = 분모의 식이 (s+a)(s+b)(s+c)...꼴로 표현
    • 이는 y(t)=A0+A1eat+A2ebt...y(t)=A_0+A_1e^{-at}+A_2e^{-bt}..., 즉 0으로 수렴하는 식으로 표현
    • 만약 우반면에 존재하는 극값이 존재할 경우 y(t)는 무한으로 발산
  • DC Gain
    • 임의 시스템의 Transfer Function G(s)와, 입력U(s), 출력Y(s) 가정
    • G(S)=Y(s)U(s)G(S)=\frac{Y(s)}{U(s)}
    • DC gain = limty(t)u(t)=lims0G(s)lim_{t\rarr\infty}\frac{y(t)}{u(t)}=lim_{s\rarr0}G(s) : 입력과 무관한 시스템 고유의 특성

4. System Modeling

  • 시스템의 신호 흐름을 표시
  1. 직렬 결합
    • G1, G2의 두 시스템이 같은 선에 위치할 경우
    • 시스템은 G1, G2의 곱으로 표시
  2. 병렬 결합
    • 분기점을 기준으로 G1, G2가 나눠진 후 다시 결합
    • 시스템은 G1, G2의 합으로 표시
  3. 피드백
    • 진행 방향1feedback loop\frac{진행\ 방향}{1\mp feedback\ loop}
    • Unit negative feedback : feedback block이 1인 Block diagram
      • 출력 신호가 온전히 input으로 들어오는, 이상적인 feedback

  • 분기점(pickoff point) 이전의 분기신호를 분기점 이후로 옮기면, 중간에 있는 block의 역수인 block을 곱하여 배치한다.
  • 신호가 합쳐진 뒤 있는 block은 합쳐지기 전 각각 신호에 block이 있는 회로와 동일
  • feedback을 전향경로와 동일한 선에 배치할 때, feedback point 이전에 피드백 block의 역수인 block을 배치한다.

5. Effect of Pole Location

  • 시스템의 전달함수가 H(s)H(s)일 때
    • H(s)=b(s)a(s)=b1sm+b2sm1...+bms+bm+1a1sn+a2sn1...+ans+an+1=KΠi=1m(szi)Πi=1n(spi)H(s)=\frac{b(s)}{a(s)}=\frac{b_1s^m+b_2s^{m-1}...+b_ms+b_{m+1}}{a_1s^n+a_2s^{n-1}...+a_ns+a_{n+1}}=K\frac{\Pi_{i=1}^m(s-z_i)}{\Pi_{i=1}^n(s-p_i)}
    • pole : H(s)H(s)\infty가 되는 값들 (a(s)=0a(s)=0)
    • zero : H(s)H(s)가 0이 되는 값들 (b(s)=0b(s)=0)
  • Impulse response
    • impulse function : let u(t)=δ(t)u(t)=\delta(t), U(s)=1U(s)=1
    • 시스템 H(s)H(s)의 impulse 입력에 대한 출력
    • Y(s)=H(s)U(s)=H(s)1=H(s)Y(s)=H(s)U(s)=H(s)\cdot1=H(s)
      출력 y(t)=L1{H(s)}=h(t)y(t)=\mathcal{L}^-1\{H(s)\}=h(t)
      • 크기가 1인 순간 출력에 대한 응답이므로, 시스템 자체의 고유한 response이기 때문에 impulse response를 natural response라고도 함.

  • ex. 1st order pole
    • H(s)=1s+σH(s)=\frac{1}{s+\sigma}
    • impulse response h(t)=exp[σt]h(t)=exp[-\sigma t]
    • σ\sigma가 양수일 때 시간에 따라 response가 0으로 수렴하며, 이를 stable하다고 표현
      • H(s)H(s)의 pole이 음수(s-plane의 좌반면)일 때 시스템은 stable한 상태가 됨
    • 1차 시스템의 time constant
      • 시스템 response가 1e\frac{1}{e}가 되는 시간 τ\tau
      • time constant가 클 수록 응답의 속도가 빠름

  • ex. 2개의 complex pole을 갖는 시스템

    • pole s=σ±jwds=-\sigma\pm jw_d
    • H(s)=wn2(s+σ)2+wd2=wn2s2+2ζwns+wn2H(s)=\frac{w_n^2}{(s+\sigma)^2+w_d^2}=\frac{w_n^2}{s^2+2\zeta w_ns+w_n^2}
    • ζ\zeta : damping ratio (속도에 의한 감쇠)
    • wnw_n : damping이 없을 때 진동 주파수
    • wdw_d : damping이 있을 때 진동 주파수 (wd=wn1ζ2w_d=w_n\sqrt{1-\zeta^2})
    • impulse response h(t)h(t)는 지수함수와 삼각함수의 곱으로 표현됨
  • s-plane expression

    • pole s=σ±jwds=-\sigma\pm jw_d
    • wn2=wd2+σ2w_n^2=w_d^2+\sigma^2
    • σ=ζwn\sigma=\zeta w_n에서 ζ=σwn=sinθ\zeta=\frac{\sigma}{w_n}=sin\theta
      θ=sin1ζ\theta=sin^{-1}\zeta
  • 2차 시스템의 impulse response

    • H(s)=wn2(s+σ)2+wd2H(s)=\frac{w_n^2}{(s+\sigma)^2+w_d^2}
      ( σ=ζwn\sigma=\zeta w_n, wd=wn1ζ2w_d=w_n\sqrt{1-\zeta^2})
      =wn2(s+ζwn)2+wn2(1ζ2)=\frac{w_n^2}{(s+\zeta w_n)^2+w_n^2(1-\zeta^2)}

    • (L.T.)eatsin(bt)=b(s+a)2+b2(L.T.)e^{-at}sin(bt)=\frac{b}{(s+a)^2+b^2}
      wn1ζ2wn1ζ2(s+(ζwn)2+wn2(1ζ2)\frac{w_n}{\sqrt{1-\zeta^2}}\frac{w_n\sqrt{1-\zeta^2}}{(s+(\zeta w_n)^2+w_n^2(1-\zeta^2)}
      a=ζwna=\zeta w_n, b=wn1ζ2b=w_n\sqrt{1-\zeta^2}

    • h(t)=wn1ζ2eζwntsin[(wn1ζ2)t]\therefore h(t)=\frac{w_n}{\sqrt{1-\zeta^2}}e^{-\zeta w_nt}sin[(w_n\sqrt{1-\zeta^2})t]

    • 2차 시스템의 impulse response는 undamped natural frequency wnw_n과 damping ratio ζ\zeta에 의해 결정

      • ζ=0\zeta=0 : 감쇄 없이 진동
      • ζ<1\zeta<1 : 감쇄하면서 진동 (underdamped)
      • ζ=1\zeta=1 : 진동 없는 감쇄 (Critical damped)
      • ζ>1\zeta>1 : 목표값보다 과하게 감쇄되어 벗어남 (overdamped)
    • damping ratio 0ζ10\leq\zeta\leq1 가 증가 > 실제 주파수 감소

    • damping ratio가 증가 > 허수축에서 pole이 멀어짐 > θ\theta 증가


6. Step Response

  • 임의 시스템 H(s)H(s)의 unit step u(t)u(t)에 대한 응답
  • unit step의 laplace transform U(S)=1sU(S)=\frac{1}{s}
  • step response는 0에서 시작해서크기 1을 향해 진동하면서 수렴
  • rising time (trt_r) : 목표값의 10%에서 90%까지 상승하는 시간
  • peak time (tpt_p) : 시작점에서 peak점에 도달할 때까지의 시간
    • step response : Y(s)=wn2(s+σ)2+wd21sY(s)=\frac{w_n^2}{(s+\sigma)^2+w_d^2}\frac{1}{s}
    • y(t)=1eσt[coswdt+σwdsinwdt]y(t)=1-e^{-\sigma t}[cosw_dt+\frac{\sigma}{w_d}sinw_dt]
    • peak time에서 응답곡선 기울기 = 0
    • y˙(t)=eσt[σ2wdsinwdt+wdsinwdt]=0\dot{y}(t)=e^{-\sigma t}[\frac{\sigma^2}{w_d}sinw_dt+w_dsinw_dt]=0
    • wdt=πw_dt=\pi인 시간이 peak time : tp=πwdt_p=\frac{\pi}{w_d}
    • peak time은 damped natural frequency의 함수
  • Overshoot (MpM_p) : peak값과 목표값의 차이
    • Mp=1y(tp)=1(1+eσπ/wd)=exp[σπ/wd]M_p=1-y(t_p)=1-(1+e^{-\sigma\pi/w_d})=exp[-\sigma\pi/w_d]
    • σ=ζwn\sigma=\zeta w_n, wd=wn1ζ2w_d=w_n\sqrt{1-\zeta^2}이므로
      Mp=exp[πζ/1ζ2]M_p=exp[-\pi\zeta/\sqrt{1-\zeta^2}]
    • overshoot는 damping ratio의 함수
  • settling time : 응답곡선이 목표값의 ±1%\pm1\%내에 도달하는 시간

  • Controller Design
    • 2차 step response Y(s)=wn2(s+σ)2+wd21sY(s)=\frac{w_n^2}{(s+\sigma)^2+w_d^2}\frac{1}{s} 의 주요 parameter :
      rising time, peak time, overshoot, settling time
    • settling time
      • 응답 y(t)=0.01이 되는 시간
      • σ4.6ts\sigma\geq\frac{4.6}{t_s}
    • rising time
      • 목표값의 10%에서 90%까지 상승하는 시간
      • wn1.8trw_n\geq\frac{1.8}{t_r}

7. Stability

  • Routh's Stability Criterion
    • 임의 시스템의 pole이 모두 s-plane 좌반면에 존재하면 시스템은 stable

    • n차 시스템 a(s)=sn+a1sn1+a2sn2+...+ana(s)=s^n+a_1s^{n-1}+a_2s^{n-2}+...+a_n의 안정도 판단

    • 안정 시스템의 필요조건 : 모든 계수 a1a_1~ana_n이 양수

    • 안정 시스템의 필요충분조건 : routh array의 1번 열이 모두 양수

    • special case

      • 계수의 행이 최소공배수를 갖는 경우 최소공배수로 나누어 표현 가능 (부호는 변경할 수 없음)
        • ex. 행 계수가 3, 24, 96, 192인 경우 3으로 나누어 1, 8, 32, 64로 표현 가능
      • 계산한 계수 값이 0인 경우 : ϵ(=0+)\epsilon(=0^+)로 대체하여 array 완성 후 부호 비교
      • array 중 a번째 행이 모두 0이 된 경우
        • a+1행 계수로 보조방정식 구성
        • 이 식을 미분한 계수로 0이 된 행 대체
        • ex. s1s^1행이 0, s2s^2행이 3, 12인 경우
          • a1(s)=3s2+12s0a_1(s)=3s^2+12s^0
          • da1(s)ds=6s\frac{da_1(s)}{ds}=6s
          • 즉 0이 된 s1s^1행의 1열 계수는 6
        • a+1행부터 시작하는 보조 routh-array 추출
          • 보조 routh-array에서의 RHP = LHP, 남는 근은 허수축 위에 존재
        • routh-array에서 a+1행 위의 계수로 보조방정식 외 나머지 pole 위치 판단
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