Feedback

• H(s) : feed-forward gain
• G(s) : Loop gain
• $\frac{Y(s)}{X(s)}=\frac{H(s)}{1+G(s)H(s)}$
• feedback으로 인해 Gain은 감소하지만 안정
• 제한된 bandwith의 조절 가능
  • loop gain $\beta$가 있을 때
  • gain은 $1+\beta A(s)$만큼 감소
  • 대역폭은 $1+\beta A(s)$만큼 증가
    

    

    • 대역폭 증가시 시정수 감소
    • 부족한 대역폭 = 긴 시정수 = 비정상 증폭

Stability, Frequency Comprehensation

• 피드백 단점 : 불안정 위험 (특히 2-stage Opamp)
• op-amp 회로의 주파수 응답
  • 가장 작은 pole : bandwidth 주파수
  • Gain Bandwidth : Gain 크기가 0이 되는 지점
• Barkhausen's Criteria
  

  

  • $|\beta A_v(jw)|=1$, $\angle\beta A_v(jw)=-180\degree$를 만족하는 주파수에서 회로가 발진
  • 진폭, 위상 Bode plot에서 Gain이 0인 주파수를 $w_k$, 위상이 $-180\degree$인 주파수를 $w_{180}$으로 정의
  • $w_k,\ w_{180}$일 때의 gain 차이를 GM(Gain Margin)
  • $w_k,\ w_{180}$일 때의 위상차를 PM(Phase Margin)
  • $w_k<w_{180}$일 때 회로가 stable
• loop gain $\beta$의 감소
  

  

  • Gain 감소
  • 안정성 증가
• Pole-splitting
  

  

  • feedback 회로에서 stable 상태를 유지하면서 PM = 60일 때가 최적의 상태
  • 2단 opamp의 경우 2단째에 C로 피드백을 형성하여 1, 2번째 pole 사이 간격을 넓힐 수 있음 (pole-splitting)
    • PM은 확보되지만 bandwidth는 나빠짐
• RHP zero
  • 패드백 커패시터 $C_C$, 부하 커패시터 $C_L$, 내부 커패시터 $C_A$
  • $\frac{1}{C_C}<<\frac{1}{C_A}+\frac{1}{C_L}$의 조건 만족시 s-plane 우반면에 zero 형성(RHP zero)
  • gain은 감소하고, 위상은 더 감소하는 worst case
  • feedback에 R(LHP zero)을 추가하여 RHP zero 보상

Basic Operational Amplifier

• 유한한 gain : 40 ~ 100 dB
• (+) / (-) 단 입력의 차이에 비례하여 선형적으로 동작하는 전압 범위 존재
• 입력 양단을 short시 존재하는 offset 전압 존재 : 5 ~ 10mV
• CMRR(Common-Mode Rejection Ratio)
  • Differential Gain $A_D= V_{out}/V_{in\_diff}$
  • Common Gain $A_C=V_{out}/V_{in\_common}$
  • $CMRR=20log(A_D/A_C)$
• Frequency Response : 차단주파수 $w_c=1\sim10Mhz$
• Slew Rate
  • 입력이 크게 변할 때 출력의 변화 rate
  • 동작 범위를 순간 벗어났다가 다시 돌아오는 시간
  • $1\sim20\ V/\mu s$
• Output Resistor : 버퍼 존재시 $0.1\sim5k\Omega$ / 버퍼 없을 시 $\sim1M\Omega$
• Flicker noise
  • noisy한 트랜지스터에서 발생 ( MOS에 특히 유효 )
  • $10\sim50\mu V(RMS)@MOS$
  • $3\sim5\mu V(RMS)@BJT$
• Dynamic Range : Opamp의 최대 입력 range
• PSRR(Power Supply Rejection Ratio)
  

  

  • opamp 소자의 공급 전압이 출력전압에 미치는 영향
  • $PSRR=20log(A_{out}/A_{pow})$ : 통상 60 ~ 80dB
• DC power dissipation : 소자 공급전압에 대한 전력손실

Folded Cascode

• Common Source(위) - Common Gate(아래) 사이 노드를 접은 형태
  • 입력 NMOS > PMOS 쌍으로 변경
• 장점 : Voltage Swing 증가
• 단점 :
  • 출력저항 감소 > Gain 감소, 전류소모 증가
  • 분기점 증가 = 캐패시턴스 증가 > 응답속도 감소

2단 Op-amp

• high gain과 high swing은 서로 trade-off
• 고이득 + 고스윙 opamp를 조합하여 trade-off관계 보완
• 공급전압이 제한되어 있는 상황에서 큰 gain이 요구되는 경우 효과적
• 단점 :
  • feedback 구성 시 불안정 위험
  • 대부분 주파수 보상 필요, 보상시 opamp 대비 보상을 위한 C소자 크기가 비대

• 고이득 증폭기 모델
  

  

  • PMOS + NMOS로 Cascoding시 각각 전류원 + 전류원에 병렬인 저항으로 연결된 것과 같은 상태
  • 각 MOS 전류가 달라지면 그로 인한 전류차가 MOS 저항으로 흘러 출력전압이 불안정 ---ㅌㅎ `

Common Mode FeedBack(CMFB)

• 고이득 증폭기의 단점 완화
• 불안정에 의한 전압 차이를 보상
• CMFB 동작
  • Common Mode 전압 감지
    • 출력단 사이에 저항을 연결
      

      

      • Gain 감소를 방지하기 위해 출력저항보다 충분히 큰 저항 선정
    • Source Follower를 버퍼 역할로 하여 감지
      

      

      • DC level shift로 인해 저항 부담 경감
      • 단점 : Source Follower 회로 동작 조건으로 인해 출력 headroom이 손해를 봄
  • 감지한 출력전압을 지정한 $V_{REF}$와 비교
    • 비교회로는 보통 5TR opamp(최대한 단순화) 이용
    • 비교기 gain이 과도하면 발진 위험
  • 오차 전압을 반환

Slew Rate

• opamp : 차동 전압(small-signal)에 기반한 출력
• 전압차이가 매우 커질 경우
  • 전압이 증가한 쪽은 급격한 전압 변화
  • 반대편은 C소자 특성에 의해 전압 변화가 상대적으로 느림
  • 전압이 증가한 쪽에 거의 모든 전류 할당
  • 반대편 트랜지스터는 사실상 OFF된 상태, C소자가 충전
  • 이 때 전압의 변화(기울기) 를 slew-rate라고 정의

• Cascode : gain의 증폭
• Frequency Responce : 속도(응답특성) 확인

Pole

• RC회로의 pole
  

  

  • gain $A_V=\frac{1/RC}{s+1/RC}$
    • 주파수의 함수로 표현 : $A_V(f)=\frac{1}{1+jwRC}$
    • 차단주파수 $f_C=1/2\pi RC$
      • $A_V(f)=\frac{1}{1+jf/f_C}$
• Multiple Poles( non-interacting poles )
  

  

  • 커패시터 영향이 서로 분리되어있는 경우
  • 커패시터 개수만큼의 Pole 형성
  • $V_x = \frac{R_1 R_2}{sR_1 R_2 C_1 + R_1 + R_2}\left(\frac{V_{in}}{R_1}+\frac{V_{out}}{R_2}\right)$
  • $V_{out} = \frac{V_x}{sR_2 C_2 + 1}$

    출처 : electronics.stackexchange

Miller Effect

• Gain을 갖는 두 노드 사이에 임피던스 Z가 있을 때,
  임피던스 중간을 나누어 Ground된 두 등가회로로 해석 가능

• $Z_X=\frac{Z}{1-A_v}$ ( $A_v : X-Y 사이의 Gain$ )

• $Z_Y=\frac{Z}{1-A_v^{-1}}$

• ex) op-amp & Capacitor
  

  

  • 커패시터 임피던스를 분리
  • $C_1=C_F(1-A_v)$
    • 입력단에서 보는 C값은 opamp에 연결한 $C_F$보다 증폭되어 보이는 효과
    • $A_V=\frac{1}{1+sRC}$에서 C의 증가로 인해 pole값 감소
  • $C_2=C_F(1-A_v^{-1})\simeq C_F$

MOS amplifier

• Common Gate의 Pole 형성
  

  

  • Drain, Source단에 형성된 커패시터가 각각 Pole을 형성
  • 두 pole 중 작은 값이 소자의 속도 결정
• Common Source의 pole 형성
  

  

  • 입력~출력 사이에도 커패시턴스 $C_{GD}$ 형성
  • Miller's Effect를 이용하여 $C_{GD}$를 분리하여 해석
    • 입력측에서는 $C_{GDin}=(1+g_mR_D)C_{GD}$
    • 출력측에서 $C_{GDout}\simeq C_{GD}$
• Current Mirror
  • sigle-end Current Mirror에서 전류를 만드는 쪽은 커패시턴스가 증가하는 효과에 의해 차단주파수가 낮아질 수 있음(Mirror Pole)

Frequency Response

• RC 회로의 Pole $p=1/RC$
  • 응답함수 $H(w)=\frac{1}{1+jw/w_C}$
    (Phasor)$=\frac{1}{\sqrt{1+(w/w_C)^2}}\angle-tan^{-1}\frac{w}{w_C}$
• pole값이 s-plane의 좌반면에 있을때 시스템이 stable
  

  

  • Bode plot 작성시 Pole 주파수 $w_c$에서 $\theta=45\degree$
  • pole당 위상이 $-90\degree$ shift
  • gain은 decade(10배)당 -20dB
• RC회로의 zero $z=0$
  • zero당 $90\degree$ shift
  • gain은 decade당 +20dB

Single Stage MOS Amplifier

• Common Source, Common Gate
  

  

• saturation 영역에서 Voltage Dependent Current Source(VDCS) :
  $V_{GS}$의 증가에 따라 Drain 전류 증가

• $V_{GS}$가 문턱 전압 $V_{TH}$ 이상이 되면 전류 $I_D$는 $V_{DS}$에 거의 무관하게 동작

• Common Source

  • $V_{out}=V_{DD}-I_DR_D$
    $\Delta V_D=-\Delta I_DR_R=-g_m\Delta V_{in}R_D$ ($V_{GS}$의 함수)
  • Voltage Gain $A_V=-g_mR_D$

• Common Gate

  • Source가 입력, Drain이 출력
  • 입력 증가 > $V_{GS}$ 감소 > $I_D$ 감소
  • 위 회로에서 $V{in}=-V_{GS}$, $\Delta I_{out}=-g_m\Delta V_{in}$
    • $\Delta V_{out}=-\Delta I_{out}R_D=g_mR_DV_{in}$
    • $A_V=g_mR_D$

• Early effect
  

  

  • Ideal Current Source로써의 MOS는 전압 입력에 완전히 독립적
  • 실제 동작은 Saturation 상태에서도 전압에 비례하여 약간씩 전류가 증가
    • 이는 Norton 등가회로로 해석했을때 전류원에 병렬한 저항이 추가된 것으로 해석 가능
    • 실제 MOS회로에서는 Drain-Source 사이에 내부저항 $r_o$가 추가된 것으로 표현

• Source Follower
  

  

• Gate가 입력, Source가 출력
• Diode 특성 : 입력이 일정 값 이상일 때부터 전류 $I_D$가 통전
• $V_{out}=V_{in}-V_{GS}=I_DR_L$

  • $\Delta V_{IN}=\Delta V_{GS}+\Delta I_DR_L$, $\Delta V_{GS}=\frac{\Delta I_D}{g_m}$

  • $A_v=\frac{R_L}{1/g_m+R_L}$

Basic Op-amp

• 단일 신호 (Single-ended signal)
  • opamp 한 쪽은 접지
  • single-end 신호에 대해서만 사용됨
• 차동 신호 (Differential signal)
  • 회로 자체로 인해 발생하는 노이즈가 존재 (Bond-wire의 인덕턴스 등)
  • source 전원 $V_{DD}$에 포함된 노이즈를 상쇄
  • 단일 증폭기 대비 최대 swing이 2배
  • biasing이 간편
  • linearity 우수(2n 고조파 제거 가능)

• 잡음 감소
  • 보드, IC 등의 신호선 근처에 클록선이 지나면 신호선과 클록선 사이 C특성에 의해 노이즈 발생
  • 거리를 두는 것이 가장 좋음
  • 반대 클록선을 2개 두어 노이즈 상쇄
    

    

Differential Pair

• Source Coupled Pair라고도 함
• 메모리에서는 sense amplifier라고도 함 (Read의 약한 신호 증폭)
• Sampler라고도 함(샘플링 신호 증폭)

• opamp 구조
• source단 전류가 일정하게 유지되면 전압이 어느정도 변동되어도 stable한 동작 가능
  • 한쪽 전압이 과하게 커지면 전압이 큰 쪽에 모든 전류 할당 (전류 독차지 현상)

Common-Mode Response

• 양단 Gate가 같은 신호 입력
• M1, M2가 모두 saturation 상태여야 함
  • $V_{GS1}+(V_{GS3}-V_{TH3})\leq V_{in}\leq$
    [ $V_{DD}-(R_DI_{SS}/2)+V_{TH1}$, $V_{DD}$ 중 작은 값 ]
  • 일정 범위 내에 있으면 전압 이득은 전압에 독립적
  • 범위를 벗어나면 gain 감소
• Differential Transconductance $g_m$ : 두 전압이 같을 때(Common-Mode) 최대가 됨
• Common-Mode Gain
  

  

  • 노이즈가 섞인 Common-Mode 신호의 경우 출력에 noise가 포함
  • $A_{V,CM}=\frac{V_{out}}{V_{in,CM}}$
  • Common Mode Gain은 다른 Gain과 달리 작을 수록 유리(이상적인 경우 0)
    • Drain 저항의 mismatch 최소화 : 설계시 저항의 크기를 크게
    • tail(source단) 저항값 증가
    • 트랜지스터 간 mismatch 최소화

Virtual Ground

• 차동 증폭기 입력이 bias를 기준으로 대칭저긍로 변화하면 small signal에서 가상 접지로 해석 가능
• Half-Circuit : 차동 증폭기 Source단이 접지된 상태로 해석되므로 각 회로를 나누어 해석 가능

• 공통 모드 제거비
  • Common-Mode Rejection Ratio(CMRR)
  • $CMRR_{SE}=|A_{DM}/A_{CM}|$
  • $CMRR_{diff}=|A_{DM}/A_{CM-DM}|$

능동 전류 미러 (5TR Op-amp)

• 차동 증폭기의 single-end 출력 구성시 출력 반대편에 current mirror 구성
• current matching은 깨지지만 single-end 출력시 발생하는 gain 손실 방지

Analog Basic Amplifier

• Transistor : 입력단 전압신호를 비례하는 출력단 전류신호로 변환
  • CS-Amplifier : 위상반전, 입력임피던스 큼
  • CG-Amplifier : 위상 비반전, 입력 임피던스 작음
  • Source Follower(CD-Follower) : 위상 비반전, 증폭도 < 1, buffer 역할
  • Source Degeneration
  • Cascode

Diode 구조의 CS

• $\frac{V_X}{I_X}=[g_m+g_{mb}]^{-1}||r_o\simeq\frac{1}{g_m}$
• 크기 감소 > 전압강하 증가

전류원 부하가 있는 CS

• Common Source 부하 : $r_o$ 저항 역할
• $A_v=-g_mr_{o1}|r_{o2}$

Source Degeneration

• 선형성 : 큰 입력을을 왜곡 없이 받아들일 수 있는가의 여부
  • 큰 gain이어도 왜곡 발생시 사용성 x
• degeneration resistor $R_s$의 추가를 이용하여 $R_s$에서 보는 저항 $1/g_m$에 의해 전압 분배
  • $A_V=\frac{R_D}{1/g_m+R_S}$
  • 트랜지스터의 전압 크기는 gate-source간 전압에 의해 결정되므로, 분배된 전압에 의해 큰 신호에 의한 부담이 감소 > 선형성 증가
  • 입력 bias의 변화에 따른 $g_m,\ I_D$의 급격한 변화를 안정화할 수 있음
  • gain의 감소 = bandwidth 증가 = 소자 속도 증가
  • 단점 : 인가되는 전압 감소로 인해 gain 감소

Norton's Theorem

• 모든 회로에는 output resistance가 존재
• 출력단을 short시킨 후 흐르는 전류를 계산하여 transconductance $g_m$ 계산
• 입력을 short시킨 후 출력단 저항을 측정하여 출력저항 계산
  • Gain $A_v=-G_mR_out$

Source Follower

• Common Source 회로의 경우 출력 임피던스가 크므로 작은 부하의 구동이 어려움
  • Source Follower를 버퍼 역할로 하여 회로 구동
• 아날로그 신호를 유지하면서 bias를 이동(level shift)

Common Gate

• S 입력, D 출력
• 송전선 임피던스에 의한 반사를 방지하기 위한 impedance matching에 활용
  

  

Cascode

• Common Source에서 증폭된 전류를 Common Gate Amp인 Cascode소자로 전달
  • 전달된 전류를 Drain 저항 $R_D$로 전압으로 출력
  • 전류, 크기가 제한되어 있으므로 $g_m$ 조절이 제약(특히 전류에 영향)
  • 출력 저항을 증가시켜 Gain 증폭 가능
• 차폐 특성
  • Current Mirror에 오차 발생시 그에 비례한 오차 발생'
    • Cascode를 이용하여 전류 변화 억제 (shielding)
• Folded Cascode
  • PMOS-NMOS Cascode 전류원을 변형
    

    

  • 기존 P-NMOS 전류원의 경우 입력 bias에 제한
  • 회로를 접은 것처럼 구성하여 전압 범위에 유연성 제공
    

    

  • 전류 사용은 늘어나는 단점

전류원의 응용

• 일정한 전류(bias)가 통할 때 트랜지스터가 원하는 방식대로 동작
• 공급 전압, 공정, 온도 의존성이 낮은 회로 설계 및 다른 전류원과의 매칭 등 고려 필요

전류 미러

• PVT조건에 대해 엄격한 기준 전류원 설계
• Gate-Drain을 연결한 MOS를 이용하여 Current Mirror 생성
• 큰 Channel-Length를 써야 노이즈 감소, 매칭, 출력 저항 면에서 유리
• 전류 미러 오차 : Channel-Length Effect에 의해 ref와 copy 전류 간 오차 발생
• Cascode 전류미러
  

  

  • Cascode : 출력 저항(Channel-Length eff.의 역수)의 증폭
  • 요구되는 전압이 매우 커짐

• 정확도-헤드룸 trade off
  • head-room : 회로가 정상 동작(saturation+gain+current matching) 가능한 DC전압 범위
  • 간단한 회로는 큰 헤드룸, 낮은 정확도
  • Cascode는 좁은 헤드룹, 높은 정확도
• 저전압 Cascode
  

  

  • Current Mirroring 대신 하단 Gate를 feedback
  • 모든 TR소자가 Saturation되기 위한 적절한 입력 $V_b$전압 설정 필요
    • $V_{GS2}+V_{GS1}-V_{TH1}\leq V_b\leq V_{GS1}+V_{TH2}$

$V_{ref} 생성$

• process variation : 공정 수정
• supply rejection : AC성분 감쇠
• temperature drift : 온도에 의한 특성 변경

supply independent biasing

• K배 비율을 둔 current mirror 출력단에 저항을 배치하여 통전
• bootstrap : 상호 current mirroring을 통해 전류 변화를 억제
• $I_out=\frac{2}{\beta_n}\frac{1}{R_s^2}(1-\frac{1}{\sqrt{K}})^2$ : 공급 전압에 독립적인 전류(Constant $g_m$ biasing)
  • Body effect에 의해 Threshold Voltage에 오차가 발생 - PMOS를 이용하여 source-body를 연결하여 body effect의 제거 가능
    

    

• 실 제품 설계시 안정성 있는 제품 제조가 중요 : 오동작(error)의 상당수는 상호 피드백에서 발생
  • 기준 전압이 없으므로 Gate단이 On으로 switching되는 과정에서 소자가 통전되지 못할 확률이 존재
  • diode를 이용하여 전압차를 비교하여 평형시켜주는 보조 필요
  • startup 회로
    

    

    • 적절한 초기 전압 (PMOS<NMOS)일 때 동작 x
    • NMOS 전압이 더 높아질 때 동작

Bandgap Voltage Reference(BGR)

• 실리콘 등 물질의 고유 특성인 bandgap은 불연속적으로 형성
• 물질 자체의 특성이므로 어느 정도 신뢰성이 있음 : Power IC 설계시 Bandgap 특성에 기반한 설계
• BJT 전류식에 기반하므로 BJT 소자를 이용하여 BGR회로 설계
  

  

  • 온도와 $V_{BE}$는 (-) 의 관계
  • thermal voltage $V_T$는 온도와 (+)관계
  • $V_{BE}+KV_T$의 합으로 온도의 영향 상쇄 가능
• Negative-Temperature Coefficient(by $V_{BE}$)
  • $V_{BE}=V_Tln(I_C/I_S)$, $q=kT/V_T$
  • $\frac{\partial V_{BE}}{\partial T}=\frac{V_{BE}-(4+m)V_T-E_g/q}{T}$
    • $V_{BE}$의 온도에 대한 의존도는 Bandgap에 dependent
    • $V_{BE}=750mV,\ T=300K$일 때 약 -1.5mV/K
    • CTAT(compliment-to-absolute-temperature)
• Positive-TC
  

  

  • 2개의 $V_{BE}$의 전압 차이를 이용
  • $\frac{\partial V_{BE}}{\partial T}=\frac{k}{q}ln (n)$ (양의 coefficient)
  • PTAT(proportional-to-absolute-temperature)라고도 함
  • Bandgap reference는 PTAT과 CTAT의 결합이라고도 표현
• Concepture Generation
  

  

  • 크기가 A, nA인 두 BJT 가정
  • 전압 $V_O1,\ V_{O2}$는 Opamp의 virtual short 특성을 이용해 동일하게 설정 가능
  • $V_{BE1}=IR+V_{BE2}=V_{BE2}+V_Tln(n)$ : CTAT+PTAT
• Practical Generation
  

  

  • $V_{out}=V_{BE2}+V_Tln(n)(1+\frac{R_2}{R_3})$
  • $n=2^n-1$로 설정 : matching 특성을 맞추기 위해
    • BJT 크기 특성상 보통 n=15, 7정도를 많이 채택
    • n이 클수록 variation 감소

• CMOS공정 시 npn BJT 사용 불가
  • lateral BJT(원래 BJT보다는 좋지 못한 특성)을 이용하여 설계
  • BCD(Bipolar, CMOS, DMOS) 공정 시 npn 사용 가능
• BGR error
  • current mirror, layout의 mismatch
  • CMOS 공정의 한계
  • Opamp offset
  • npn transistor 한계
• BGR Issue
  • Supply Dependence : 공급 전압에 대한 출력 전압의 독립성은 충분히 유지 가능
  • Startup : cross-reference 회로에 대한 startup 문제의 방지를 위해 diode 등을 이용하여 소자의 이상동작 방지
  • Curvature Correlation : 온도, 전류 등에 의해 특성곡선이 변화 - gain 등을 조정하여 보완